SiC MOSFET器件的体二极管是其组成的重要部分,其可靠性对系统设计非常重要,本文通过重点分析一篇典型外文文献来说明SiC mosfet的体二极管的可靠性机理,这个讨论并不针对任何一家厂商的产品,仅仅是做技术上的讨论。

本篇文章来自于美国Ohio州立大学电气及计算机工程系,对理解SiC mosfet的体二极管的可靠性机理有很大帮助。

文章摘要表明,在1700V耐压的4H-SiC MOSFET的漂移层由于存在堆垛缺陷,会导致内部体二极管的降级,也就是说会导致在导通状态下有较差的载流性能,而在关断状态下具有较高的漏电流。

文章主要分析在商业化的1700V的4H-SiC MOSFET上,体二极管的正向电流应力效应。经过测试,发现一些器件,在经过内部体二极管的正向应力测试后,显示出明显的降级。这些测试表明,器件中存在非常多的数量的BPDs(基晶面错位),这些BPDs或许最初就存在于漂移层,或者他们被制程过程所引入,如常温离子注入过程等。

为了运行在高结温和大功率密度的应用上,SiC MOSFET,及JFET和IGBT,晶闸管等,在很大程度上改善了晶体生长技术,器件制成等。即使SiC MOSFET有制成技术的主要进步,单极型和双极型的SiC 器件,并未完全在高压大功率中使用,源于体二极管的降级。器件漂移层的BPDs导致堆垛缺陷,这会导致SiC MOSFET体二极管的降级。

内部的体二极管在正向偏置时,电子和空穴对在漂移层重组,这个重组过程提供了激活SF的能量,由于SF的存在,载流子的寿命和移动性会降低。重组导致的SF的影响,在于在体二极管的正向导通应力测试后,主载流子导通电流能力,以及正向阻断模式下的反向漏电流等方面。这一过程是在2007年基于10kV的SiC MOSFET展示过。

由于堆垛缺陷大小取决于漂移层厚度,那么,由于高压器件具有更厚的漂移层,所以,体二极管的降级更多的在高压器件上。BPDs最初来自于衬底,在外延层生长中形成(较厚的外延对应长生长时间及更多的掉落物夹杂),或者在随后的器件制造中产生。近年来,Stahlbush et al也报告了BPDs可以来自于高剂量铝离子注入过程产生。

通过以上堆垛缺陷的机理分析,本文的主要目的是基于商业化的1700V的SiC MOSFET上,通过实验来揭示堆垛缺陷如何影响主载流子导通和反向漏电流的性能。

从所需要的器件上看,有平面型的器件,也有沟槽型器件,所有的测试都是基于以上器件。

本文涉及到的测试,主要包括三象限ID-VD特性,一象限ID-VD,ID-VG特性,正向阻断模式时的正向漏电流特性,均在常温下进行了测量。封装器件的I-V曲线测试是使用Keysight B1505A功率器件分析仪。为了实现正向偏置应力在体二极管上,10个器件串联在一起,体二极管正向偏置,如图4所示。

直流电源电流设置为合适的电流等级。隔离DC/DC变换器和LDO用来给每一个器件以确保稳定的运行期间的VGS电压。

为了实现体二极管的正向偏置,负偏置电压应用到drain和source之间,一个-5V的偏置电压应用到门级去确保完全关断SiC MOSFET的通道。体二极管正向导通10小时, 跟随这个初始的应力,所有的测试重复进行。应力测试之后,在电气测试前,器件允许冷却到室温,这个过程重复20小时,和100小时。在体二极管的正向偏置应力期间,器件安装在散热片上,采用一个水冷却器保持MOSFET封装的case温度低于50C.

从图3的各个厂家的器件来说,体二极管的三象限ID-VD曲线V的SiC DMOSFET的体二极管的三象限的ID-VD特性降级,器件E和G的器件应力为5A, D器件应力为3.5A

图6 在门级电压VGS=20V时,各个厂家的1700V的SiC DMOSFET在第一象限的ID-VD曲线。曲线显示出体二极管电流应力测试前和后的特性,器件E和G是5A,器件D是3.5A.

图7 第一象限的ID-VD曲线V时,对于从各个厂家的1700V的SiC DMOSFET来说,曲线展示出体二极管电流应力测试前后的状态,器件E和G为5A,器件D为3.5A

这里展示出门限电压在体二极管应力测试后没有改变。再一次的,drain电流在那些具有体二极管降级的器件中降级了,由于SF仅影响漂移层的主要载流子导通。此外,非常清楚的是器件D中,几乎所有SF被激活了,在20小时后,由于快速的drain电流下降。超过20小时后,仅仅由少量的drain电流改变(体现在斜率上)。

图8 各个厂家的1700V SiC DMOSFET在门级电压为0V时,体二极管应力测试前后的室温下的反向偏置特性状态,器件E和G为5A体二极管应力为5A,器件D的体二极管应力为3.5A.

随着增加体二极管的应力,正向漏电流在器件G上逐步增加,进一步的,产生的击穿电压的降低,归因于漏电流的增加。同样的,有源区中的击穿,看起来是由重组引入的SF造成。然而器件D和E显示出,并没有大的漏电流的改变。器件E的结果是我们所期望的,因为这家厂商或许使用的足够低的BPD外延层,如II-A中讨论的。然而,器件D不显示出高的漏电流或者减小的阻断,在应力测试后,即使器件有源区具有很多SFs。因此,或许事实是击穿发生的边沿端部区域,那里没有什么SF。

这些结果对于小于1700V耐压的SiC mosfet的设计和制成影响也很大。在SiC MOSFET中,一些厂商或许使用大剂量的AL离子注入制成,在室温下去形成P+接触。尽管这个过程可以减小器件的成本,但它产生了新的BPDs.如果SiC MOSFET应用,是不包含独立的续流二极管的高频开关应用时,内部体二极管将在一部分开关周期中导通。

总结:本文调查了在商业化的多家典型著名厂商的1700V的SiC MOSFET中,体二极管降级的效应。在正向应力测试后,已经存在的或者制程引入的BPDs导致的SFs,会导致体二极管明显的降级。只有一家厂商E,在10片被测器件上,100小时应力后不显示任何降级。另外两家的器件显示出非常大程度的降级。

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